Análisis de Eficiencia en Sistemas de Cómputo de Alta Performance Reconfigurables

Autores

  • Martín Morales Universidad Nacional de la Patagonia San Juan Bosco - Argentina
  • Eduardo Kunysz Universidad Nacional de la Patagonia San Juan Bosco - Argentina
  • Jorge Osio Universidad Nacional de la Patagonia San Juan Bosco - Argentina
  • José Rapallini Universidad Nacional de la Patagonia San Juan Bosco - Argentina

DOI:

https://doi.org/10.33414/rtyc.33.23-28.2018

Palavras-chave:

HPRC, FPGA, Computación Paralela

Resumo

El objetivo de este trabajo es presentar la arquitectura y las características del sistema para el estudio de las nuevas técnicas de procesamiento paralelo en el desarrollo de sistemas de cómputo de aplicaciones específicas de altas prestaciones. Como opción en la optimización del rendimiento y la reducción en los consumos energéticos se propone una alternativa que representa un nuevo paradigma en el desarrollo de supercomputadoras. Dicha alternativa, viene de la mano de las tecnologías de los arreglos de las composiciones lógicas formando parte del cómputo de alta rendimiento reconfigurable (HPCR).

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Publicado

2018-10-17

Como Citar

Morales, M., Kunysz, E., Osio, J., & Rapallini, J. (2018). Análisis de Eficiencia en Sistemas de Cómputo de Alta Performance Reconfigurables. Revista De Tecnologia E Ciência, (33), 23–28. https://doi.org/10.33414/rtyc.33.23-28.2018

Edição

Seção

Artículos